高頻寬記憶體（HBM）自推出以來，已成為高性能運算、人工智慧與資料中心的關鍵元件。從HBM2、HBM2E到HBM3，乃至即將到來的HBM4，每一代產品都在頻寬、容量與功耗上實現跨越式升級。然而，這種進步並非僅靠記憶體顆粒本身就能完成；它高度依賴於先進封裝技術，特別是台積電的CoWoS（Chip-on-Wafer-on-Substrate）技術。在CoWoS架構中，HBM與邏輯晶片（如GPU、ASIC）透過矽中介層（Silicon Interposer）進行互連，而隨著HBM世代更迭，中介層的面積正以驚人的速度持續擴大。為什麼會出現這種趨勢？這背後是物理限制與效能需求的雙重驅動。HBM的頻寬提升通常仰賴於增加I/O數量與提高資料傳輸速率，但每一顆HBM堆疊的實體尺寸與接點間距（bump pitch）並未大幅縮小，這意味著要容納更多HBM立方體，就必須在中介層上預留更多面積。此外，HBM3的單一堆疊容量已達24GB，若要達到系統級的數百GB記憶體容量，就需要並聯多顆HBM，進一步推升中介層尺寸。同時，邏輯晶片本身也在不斷變大，因為AI加速器需要更多的運算核心與SRAM快取。當兩者同時放大，中介層的可用面積就成為瓶頸。根據業界觀察，從HBM2E到HBM3，標準CoWoS中介層面積已從約800平方毫米增加到1,200平方毫米以上，而針對HBM4的設計，中介層面積恐將突破2,000平方毫米。這不僅考驗光罩極限，也對製造良率、熱管理與成本控制帶來嚴峻挑戰。半導體產業正站在一個轉折點：如何在維持效能提升的同時，不讓中介層尺寸無限制膨脹，已成為先進封裝領域最核心的議題。
HBM頻寬與容量提升的物理限制
HBM的每一代升級，核心目標都是增加頻寬與容量。以HBM3為例，其單顆頻率已達6.4 Gbps，單堆疊頻寬超過819 GB/s，遠高於HBM2E的3.6 Gbps與460 GB/s。要達到這樣的速率，記憶體控制器必須增加資料通道數，同時維持足夠的訊號完整性。在CoWoS封裝中，HBM與晶片之間透過微凸塊（micro-bump）與矽穿孔（TSV）連接，這些微凸塊的間距約為40至55微米，且每個HBM堆疊所需的I/O數量隨著世代增加而上升。例如，HBM2E一個堆疊約有1,024個資料I/O，HBM3則維持相同數量但提升速度，而HBM4傳聞將採用高達2,048個I/O。更多I/O意味著HBM底部需要更大的面積來佈局這些微凸塊，進而要求中介層預留更大的著陸區域。此外，容量擴充直接導致HBM堆疊的厚度與底部尺寸增加，因為DRAM層數從HBM2的4層、HBM2E的8層、HBM3的12層，預計HBM4將達到16層以上。每多一層，雖然主要影響高度，但底部的基板面積仍會因接點配置而輕微增大。綜合這些因素，當系統需要4顆或8顆HBM時，中介層上分配給記憶體的總面積就會成倍擴張，這是驅動中介層尺寸成長最直接的物理因素。
CoWoS中介層設計的技術挑戰
中介層面積擴大首先衝擊的是光罩限制。台積電的先進製程光罩尺寸約為26mm×33mm，對應面積約858平方毫米，而目前的CoWoS中介層已超過這個尺寸，必須採用拼接技術（stitching）或更大尺寸的中介層光罩。拼接會帶來對位誤差與良率損失，且成本急遽上升。第二大挑戰是熱管理。更大面積的中介層意味著更長的導熱路徑，HBM與邏輯晶片運作時產生的高溫更難散逸。雖然CoWoS封裝可在晶片頂部加裝散熱片，但中介層本身若面積過大，會產生顯著的熱應力，可能導致微凸塊與TSV的可靠性問題。第三，訊號傳輸延遲與功耗也因走線長度增加而惡化。HBM與晶片之間的資料路徑若拉長，必須使用更強的驅動器，這會抵消部分HBM頻寬提升的效益。第四，製造良率與成本：大面積的中介層容易出現缺陷，尤其是TSV、金屬層與介電層之間的界面缺陷，導致整體良率下降。同時，CoWoS封裝需要將中介層與載板（substrate）貼合，載板尺寸也必須對應放大，而大尺寸載板的翹曲（warpage）控制是業界長期難題。因此，半導體廠商在設計新一代HBM與CoWoS時，必須在記憶體數量、中介層尺寸與系統效能之間找到最佳平衡點。
未來趨勢：從2.5D到3D封裝的演進
面對中介層面積不斷擴大的困境，業界已開始探索替代方案。其中，直接將HBM堆疊在邏輯晶片上方（3D堆疊）或採用嵌入式橋接技術（如Intel的EMIB）被視為可能的解方。如果能夠實現真正的3D封裝，將HBM以3D方式整合於邏輯晶片之上，就不需要大面積的矽中介層，因為互連可以透過微凸塊或混合鍵合（hybrid bonding）垂直進行，大幅節省晶片面積。然而，3D堆疊面臨散熱、供電與測試的巨大障礙，目前僅在特定應用中實現。另一條路徑是採用更先進的中介層材料，例如玻璃中介層（Glass Interposer），其擁有更好的熱膨脹係數匹配與更低成本，但技術成熟度仍不足。此外，將CoWoS拆分為多個小尺寸中介層（Multi-Interposer）並使用高頻寬互連（如UCIe）連接，也是分散面積壓力的策略。總之，HBM世代更迭驅動中介層擴大已是既定趨勢，但業界不會讓它無限放大；未來五到十年，封裝技術將朝向更高效、更緊湊的方向演進，而CoWoS的中介層面積可能在某個臨界點後趨於穩定，甚至因為技術突破而開始縮小。這將是一場半導體物理學與工程創新的持續競賽。
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